1. 設(shè)計(jì)輸入
目標(biāo)：接收前端設(shè)計(jì)（如RTL代碼和約束文件）的輸出。
工具：前端設(shè)計(jì)工具（如Synopsys Design Compiler或Cadence Genus）。
步驟：
確保前端設(shè)計(jì)的RTL代碼經(jīng)過綜合并生成了門級(jí)網(wǎng)表（Netlist）。
收集約束文件（Constraints），如時(shí)序約束（SDC文件）、功率約束等。

2. 綜合（Synthesis）
目標(biāo)：將高層次的RTL代碼轉(zhuǎn)化為門級(jí)網(wǎng)表。
工具：Synopsys Design Compiler、Cadence Genus、Mentor Graphics Precision。
步驟：
加載RTL代碼和約束文件。
運(yùn)行綜合工具，將RTL代碼轉(zhuǎn)化為門級(jí)網(wǎng)表。
檢查并優(yōu)化網(wǎng)表，確保其符合設(shè)計(jì)約束和規(guī)范。

read_verilog design.v
read_sdc constraints.sdc
compile_ultra
write -format verilog -hierarchy -output synthesized_netlist.v

3. 布局（Floorplanning）
目標(biāo)：確定芯片上各個(gè)模塊的位置和大小。
工具：Cadence Innovus、Synopsys IC Compiler II、Mentor Graphics Olympus-SoC。
步驟：
導(dǎo)入網(wǎng)表和約束文件。
定義芯片邊界和電源/地網(wǎng)格。
確定模塊的宏單元和I/O單元位置。

floorPlan -site core