建立時(shí)間

在時(shí)鐘有效沿到來(lái)之前，數(shù)據(jù)必須維持一段時(shí)間保持不變，這段時(shí)間就是建立時(shí)間 Tsetup

1 基本概念

建立時(shí)間（Setup Time）：

????????在 SystemVerilog 中，建立時(shí)間是指在時(shí)鐘信號(hào)的有效邊沿（例如上升沿或者下降沿，取決于電路設(shè)計(jì)）到來(lái)之前，數(shù)據(jù)信號(hào)必須保持穩(wěn)定的最小時(shí)間。這個(gè)時(shí)間是為了確保在時(shí)鐘邊沿到達(dá)時(shí)，數(shù)據(jù)能夠被正確地采樣和存儲(chǔ)。就好像一個(gè)運(yùn)動(dòng)員在起跑槍響（時(shí)鐘有效邊沿）之前，需要提前站在起跑線上（數(shù)據(jù)穩(wěn)定）準(zhǔn)備起跑，這個(gè)提前準(zhǔn)備的時(shí)間就是建立時(shí)間。

保持時(shí)間（Hold Time）：

????????保持時(shí)間是指在時(shí)鐘信號(hào)的有效邊沿到來(lái)之后，數(shù)據(jù)信號(hào)必須保持穩(wěn)定的最小時(shí)間。它保證了在時(shí)鐘邊沿對(duì)數(shù)據(jù)采樣之后，數(shù)據(jù)不會(huì)因?yàn)樽兓於鴮?dǎo)致錯(cuò)誤的存儲(chǔ)。例如，就像拍照時(shí)，在按下快門(mén)（時(shí)鐘有效邊沿）之后，拍攝對(duì)象（數(shù)據(jù)）需要保持靜止一小段時(shí)間，這樣才能拍出清晰的照片，這個(gè)拍攝對(duì)象保持靜止的時(shí)間就是保持時(shí)間。

2 示例??

1. • 示例電路：假設(shè)有一個(gè)簡(jiǎn)單的 D 觸發(fā)器，時(shí)鐘信號(hào)為clk，數(shù)據(jù)輸入信號(hào)為d，輸出信號(hào)為q。D 觸發(fā)器的工作原理是在clk的上升沿對(duì)d進(jìn)行采樣，并將采樣的值輸出到q。
   • 建立時(shí)間計(jì)算：設(shè) D 觸發(fā)器的建立時(shí)間為T_setup，時(shí)鐘周期為T_clk。如果d信號(hào)在clk上升沿之前的T_setup時(shí)間內(nèi)發(fā)生變化，那么就可能導(dǎo)致數(shù)據(jù)采樣錯(cuò)誤。例如，T_clk = 10ns，T_setup = 2ns，那么在clk上升沿到來(lái)前的 2ns 內(nèi)，d信號(hào)必須保持穩(wěn)定。
   • 保持時(shí)間計(jì)算：設(shè)保持時(shí)間為T_hold。在clk上升沿之后的T_hold時(shí)間內(nèi)，d信號(hào)也需要保持穩(wěn)定。例如，T_hold = 1ns，那么在clk上升沿后的 1ns 內(nèi)，d信號(hào)不能發(fā)生變化，否則可能會(huì)使 D 觸發(fā)器存儲(chǔ)錯(cuò)誤的數(shù)據(jù)。

3?違反建立時(shí)間和保持時(shí)間的后果

• 亞穩(wěn)態(tài)（Metastability）：如果數(shù)據(jù)信號(hào)沒(méi)有滿足建立時(shí)間和保持時(shí)間的要求，就可能導(dǎo)致 D 觸發(fā)器進(jìn)入亞穩(wěn)態(tài)。亞穩(wěn)態(tài)是一種不穩(wěn)定的狀態(tài)，此時(shí)觸發(fā)器的輸出可能會(huì)在一個(gè)不確定的時(shí)間內(nèi)處于一個(gè)不確定的電平。這種不確定的電平可能會(huì)導(dǎo)致后續(xù)電路出現(xiàn)錯(cuò)誤的操作，因?yàn)楹罄m(xù)電路可能會(huì)將這個(gè)不確定的電平當(dāng)作有效的邏輯電平進(jìn)行處理。
• 數(shù)據(jù)錯(cuò)誤：除了亞穩(wěn)態(tài)之外，違反建立時(shí)間和保持時(shí)間還可能直接導(dǎo)致數(shù)據(jù)錯(cuò)誤。例如，本來(lái)應(yīng)該存儲(chǔ)為 “0” 的數(shù)據(jù)，由于數(shù)據(jù)在不適當(dāng)?shù)臅r(shí)間發(fā)生變化，可能會(huì)被錯(cuò)誤地存儲(chǔ)為 “1”，從而影響整個(gè)數(shù)字系統(tǒng)的功能。