前言

本文介紹FPGA的FIFO模型與應(yīng)用。

一、FIFO模型

二、FIFO應(yīng)用

1.ip核配置

1.1 Basic
(1)
FIFO Generator

(2)
Interface Type

3種接口：
Native：自己寫verilog時(shí)用的接口
AXI Memory Maped：軟核或者靜態(tài)硬核用的接口
AXI Stream：AXI的流接口，傳輸流數(shù)據(jù)，高速數(shù)據(jù)的高速設(shè)備接口

(3)
FIFO_WRITE

full：FIFO滿了的信號(hào)，不能再寫了，即使寫也寫不進(jìn)去
din[17:0]：要數(shù)據(jù)FIFO的數(shù)據(jù)
wr_en：類似于1個(gè)門，只有這個(gè)門打開了，數(shù)據(jù)才能寫進(jìn)FIFO

(4)
FIFO_READ